Module also offered within study programmes:
General information:
Name:
Electronic integrated circuits and systems
Course of study:
2014/2015
Code:
IET-1-517-s
Faculty of:
Computer Science, Electronics and Telecommunications
Study level:
First-cycle studies
Specialty:
-
Field of study:
Electronics and Telecommunications
Semester:
5
Profile of education:
Academic (A)
Lecture language:
Polish
Form and type of study:
Full-time studies
Course homepage:
 
Responsible teacher:
prof. dr hab. inż. Kos Andrzej (kos@agh.edu.pl)
Academic teachers:
Module summary

Description of learning outcomes for module
MLO code Student after module completion has the knowledge/ knows how to/is able to Connections with FLO Method of learning outcomes verification (form of completion)
Social competence
M_K003 Student rozumie potrzebę i zna możliwości permanentnego dokształcania się, podnoszenia swojej wiedzy i kompetencji zawodowych. ET1A_K01 Activity during classes
Skills
M_U003 Student potrafi zaprojektować topografię prostego układu scalonego CMOS, sprawdzić spełnienie reguł projektowych oraz dokonać zamiany parametrów geometrycznych na parametry elektryczne przy użyciu pakietu programowego CADENCE. ET1A_U22, ET1A_U16 Examination,
Project
M_U004 Student umie wyjaśnić przyczynę powstałych w trakcie projektowania błędów i potrafi je usunąć. ET1A_U07 Examination,
Project
Knowledge
M_W001 Student posiada wiedzę w zakresie projektowania topografii układów scalonych najnowszych generacji metodą full custom, czyli od szczegółu do ogółu. Zna różne typy technologii uwzględniające możliwości różnych zastosowań. ET1A_W21, ET1A_W12, ET1A_W05, ET1A_W15 Examination
M_W002 Student posiada wiedzę w zakresie zależności parametrów fizycznych tranzystora MOS od topografii tego tranzystora. Rozumie jak zmiana poszczególnego parametru geometrycznego wpłynie na zmianę konkretnego parametru lub parametrów fizycznych. ET1A_W12, ET1A_W15 Examination
M_W004 Student rozumie ważność aspektu pozatechnicznej odpowiedzialności pracy inżyniera elektronika, w szczególności odnoszenie się z szacunkiem do ludzi, zwierząt i całego środowiska naturalnego. ET1A_K02
FLO matrix in relation to forms of classes
MLO code Student after module completion has the knowledge/ knows how to/is able to Form of classes
Lecture
Audit. classes
Lab. classes
Project classes
Conv. seminar
Seminar classes
Pract. classes
Zaj. terenowe
Zaj. warsztatowe
Others
E-learning
Social competence
M_K003 Student rozumie potrzebę i zna możliwości permanentnego dokształcania się, podnoszenia swojej wiedzy i kompetencji zawodowych. + - + - - - - - - - -
Skills
M_U003 Student potrafi zaprojektować topografię prostego układu scalonego CMOS, sprawdzić spełnienie reguł projektowych oraz dokonać zamiany parametrów geometrycznych na parametry elektryczne przy użyciu pakietu programowego CADENCE. - - + - - - - - - - -
M_U004 Student umie wyjaśnić przyczynę powstałych w trakcie projektowania błędów i potrafi je usunąć. - - + - - - - - - - -
Knowledge
M_W001 Student posiada wiedzę w zakresie projektowania topografii układów scalonych najnowszych generacji metodą full custom, czyli od szczegółu do ogółu. Zna różne typy technologii uwzględniające możliwości różnych zastosowań. + - - - - - - - - - -
M_W002 Student posiada wiedzę w zakresie zależności parametrów fizycznych tranzystora MOS od topografii tego tranzystora. Rozumie jak zmiana poszczególnego parametru geometrycznego wpłynie na zmianę konkretnego parametru lub parametrów fizycznych. + - - - - - - - - - -
M_W004 Student rozumie ważność aspektu pozatechnicznej odpowiedzialności pracy inżyniera elektronika, w szczególności odnoszenie się z szacunkiem do ludzi, zwierząt i całego środowiska naturalnego. + - - - - - - - - - -
Module content
Lectures:

Zajęcia w ramach modułu prowadzone są w formie wykładu – 30 godzin akademickich oraz ćwiczeń laboratoryjnych – 30 godzin akademickich.

Wykłady

1. Wytwarzanie układów scalonych – od pomysłu do testów – 10 godz.
Pomysł. Schemat i symulacje wstępne. Projektowanie topografii i sprawdzanie reguł geometrycznych. Ekstrakcja elementów podstawowych i porównanie ze schematem. Ekstrakcja elementów podstawowych i pasożytniczych oraz przeprowadzenie symulacji. Fabrykacja i testy gotowej struktury. Podsumowanie. Zadania.

2. Układy scalone CMOS – 8 godz.
Tranzystor MOS. Różnice pomiędzy tranzystorem dyskretnym, a tranzystorem jako elementem układu scalonego. Pasożytnicze pojemności w układach CMOS. Parametry układów cyfrowych:
- Charakterystyka przejściowa
- Obciążalność bramki
- Właściwości dynamiczne
- Konsumpcja energii
- Współczynnik Delay-Power Product (DP)
Podstawowe elementy CMOS:
- Inwerter
- Bramka NAND
- Bramka NOR
- Bramki AOI i OAI
- Bramka XOR
- Bramka transmisyjna
- Bufor trójstanowy
- Przerzutniki

3. Oprogramowanie wspierające hierarchiczne projektowanie układów scalonych – 2 godz.
Ogólne zasady posługiwania się pakietem programowym CADENCE

4. Projektowanie układów scalonych metodą od szczegółu do ogółu – 10 godz.
Schemat układu – od tranzystorów do układu. Weryfikacja funkcjonalna. Tworzenie topografii:
- Reguły projektowe, czyli kompromis uzysku produkcji i wydajności systemu
- Parametry elektryczne warstw
- Połączenia układu scalonego ze światem zewnętrznym
- Przykładowe topografie.
Weryfikacja topografii i wysłanie projektu do produkcji.

Laboratory classes:

1. Projekt inwertera – zapoznanie się z pełnym cyklem projektowania układów scalonych CMOS techniką bottom-up (od szczegółu do ogółu) w środowisku CADENCE – 8 godz.
Tworzenie schematu, dobór parametrów elementów w celu osiągnięcia określonych założeń (np. częstotliwość pracy, pobór energii, powierzchnia układu). Tworzenie topografii, weryfikacja spełnienia reguł projektowych i elektrycznych, weryfikacja poprawności topografii poprzez porównanie ze schematem. Ekstrakcja elementów podstawowych oraz pasożytniczych i przeprowadzenie symulacji działania układu w warunkach bliskich rzeczywistości.

2. Projekt podstawowych bramek logicznych – 8 godz.
Dobór parametrów elementów bramek dla spełnienia zadanych wymogów (np. parametry czasowe i/lub energetyczne, powierzchnia układu).

3. Projekt scalonych bloków funkcjonalnych – 14 godz.
Projektowanie układu o zadanych własnościach funkcjonalnych z wykorzystaniem hierarchii.

Student workload (ECTS credits balance)
Student activity form Student workload
Summary student workload 80 h
Module ECTS credits 4 ECTS
Participation in lectures 20 h
Realization of independently performed tasks 15 h
Participation in laboratory classes 25 h
Preparation of a report, presentation, written work, etc. 20 h
Additional information
Method of calculating the final grade:

1. Warunkiem uzyskania pozytywnej oceny końcowej jest uzyskanie pozytywnej oceny z laboratorium oraz egzaminu z wykładu.
2. Obliczamy średnią ważoną z ocen z laboratorium (40%) i egzaminu (60%).
3. Wyznaczmy ocenę końcową na podstawie zależności:
if sr>4.75 then OK:=5.0 else
if sr>4.25 then OK:=4.5 else
if sr>3.75 then OK:=4.0 else
if sr>3.25 then OK:=3.5 else OK:=3
4. Jeżeli pozytywną ocenę z laboratorium i egzaminu uzyskano w pierwszym terminie i dodatkowo student był aktywny na wykładach, to ocena końcowa jest podnoszona o 0.5.

Prerequisites and additional requirements:

- Podstawy fizyki,
- Elementy elektroniczne,
- Tworzenie podstawowych układów elektronicznych

Recommended literature and teaching resources:

1. A. Gołda, A. Kos, Projektowanie układów scalonych CMOS, WKiŁ, Warszawa, 2010
2. M. Patyra,, Projektowanie układów MOS w technice VLSI, WNT, Warszawa, 1993
3. N.H.E. Weste, K. Eshranghian, Principlies of CMOS VLSI Design, Addison-Wesley Publishing Company,
Santa Clara, CA, 1998
4. R.L. Geiger, P.E. Allen, N.R. Strader, VLSI Design Techniques for Analog and Digital Circuits, McGraw- Hill Publishing Company, New York, 1990.
5. N.H.E. Weste, D.M. Harris, Integrated Circuit Design, Fourth Edition, Pearson, Boston, 2011.

Scientific publications of module course instructors related to the topic of the module:

Additional scientific publications not specified

Additional information:

None