Module learning outcome data:
Code:
M_W001
Category:
Knowledge
Module:
Projektowanie Systemów Cyfrowych
Learning outcome:
Student biegle zna syntaktykę języka Verilog i zadowalająco języka VHDL. Rozumie znaczenie wymienionych i innych języków opisu sprzętu w przebiegu projektowania urządzeń.
Connections with FLO:
  • FT1A_W02
    dysponuje wystarczającą wiedzą z zakresu matematyki, fizyki, chemii, informatyki i elektroniki do zrozumienia podstawowych procesów technologicznych
  • FT1A_W07
    ma elementarną wiedzę w zakresie wybranych działów nauk technicznych
  • FT2A_W02
    dysponuje pogłębioną wiedzą z zakresu wybranych działów matematyki, fizyki i elektroniki niezbędną do zrozumienia i opisu podstawowych procesów technologicznych
  • IS1A_W10
    dysponuje podstawową wiedzą w zakresie komputerowych systemów wspomagania projektowania
  • FT2A_W08
    ma pogłębioną wiedzę w zakresie wybranych działów nauk technicznych
  • IS1A_W11
    dysponuje uporządkowaną i podbudowaną teoretycznie wiedzą w zakresie teorii obwodów elektrycznych
  • IS2A_W12
    ma szczegółową wiedzę dotyczącą wybranych platform programistycznych i projektowych, potrafi je efektywnie wykorzystać w celu rozwiązania złożonego zadania inżynierskiego